这是从C++11中引深而来的，在C++11标准库中提供了atomic的原子操作。而其中函数参数中有一项是用于指定内存顺序的。

什么是内存顺序？内存顺序描述了计算机CPU指令访问内存的顺序。这个顺序和我们通常的代码顺序存在一定的差异，从而导致在使用多核进行多线程编程的情况下可能会引发问题。编译器优化和CPU指令都影响这该顺序。比如操作A，B，C，D四个CPU操作。CPU的执行顺序可能是A->B->C->D或者B->A->C->D等四个操作的排列组合。同时不同的CPU间的顺序也可能是不一样的。

从而在内核中引入了barriers（栅栏，屏障？），whatever，其本质就是一道如同篱笆的隔离机制，将原本random的内存访问顺序变得有组织起来。这样做的同时当然是降低了一定性能，毕竟要多执行一些操作，但是在并发编程的情况下，这是保证数据一致性所必须的。引入barriers之后的操作将变成：memory

barriers->A->B->C->D->memory barriers。使得结果在多线程并发的情况下符合预期。

C++11标准库中提供了六种不同的memory order。即memory_order_relaxed（松散顺序）、memory_order_seq_cst（顺序一致）、memory_order_consume、memory_order_acquire、memory_order_release、memory_order_acq_rel（获得-释放顺序）。

顺序一致：意味着和程序的行为和简单的顺序世界观是一致的。举个不太恰当的例子就是先有你爷爷，再有你爸，然后有你。反过来这个顺序不成立。顺序一致是默认的采用的内存访问顺序。这也是最严格的一种内存顺序。其上的所有多线程并发看起来就像是一个线程在执行，因而其效率损耗也是最大的。

举个例子：

如上面的这段代码，能够确保assert永远不会发生，但是z的值有可能是1也有可能是2。

松散顺序：只保证当前操作的原子性，不考虑线程间的同步，其他线程可能读到新值也可能读到旧值。比如share_ptr中的引用计数，只关心当前的应用数量，而不关心谁在引用谁在解引用。

举个例子：

上例中assert是有可能触发的。因为x.load可能读到false，即使在y已经存储了true的情况下。a和b是不同的线程，它们之间的内存顺序可能是不一致的，因此即使b已经读到了y的值为true，它也不一定能够读到x的值为true，即使a已经将x的值存储为true了。这个在x86下比较难调试出来，我实了很多遍都没调试出来。据说android下可以很容易触发。

获取-释放顺序：

获取-释放顺序是松散顺序的进步，操作在多线程间仍然没有总的顺序，但是引入了一些同步机制。

原子载入(load)是获取操作(memory_order_acquire)

原子存储(store)是释放操作(memory_order_release)

原子的读-修改-写操作(fetch_add/exchange)是获取，释放或两者兼备(memory_order_acq_rel)

释放操作与读取写入值的获取操作同步。这意味着，不同的线程仍然可以看到不同的排序，但是这些顺序是受到限制的。

传递性：如果线程A中的操作发生于线程B之前，并且B中的操作发生于C之前，则A线程发生于C之前。传递关系的前提条件是A,B间，B,C间存在同步关系。

Memory_order_release:

对写入施加release语义(store)，在代码中这条语句前面的所有读写操作都无法被重排（reorder）到这个操作之后。

当前线程内的所有写操作，对于其它对这个原子变量进行acquire的线程可见

当前线程内的所有写操作，对于其它对这个原子变量进行consume的线程可见

Memory_order_acquire:

对于施加acquire（load），在代码中这条语句后面所有读写操作都无法重排到这个操作之前。

在这个原子变量上施加release语义的操作发生之后，acquire可以保证读到所有在release前发生的写入。

内核中提供了四种内存屏障：

Write(或store) memory barriers：

用于保障所有在内存屏障之前的STORE操作将比所有屏障后的STORE操作先发生。

1.1 write

barriers通常只对stores操作的顺序有影响，而对loads的操作没有影响

1.2 通常需要配合read barriers或数据依赖共同使用

Data dependency barriers（数据依赖屏障）

2.1 数据依赖是一种弱读屏障，用于确保后一个依赖前一个操作结果的操作正确执行。如：

*A = 5；

X= *D;

可能的内存顺序是：

1）STORE *A = 5，x = LOAD *D

2）x = LOAD *D，STORE *A = 5

而第二种情况将产生错误，因为它先读取寄存器地址再设置寄存器地址值。（从而导致使用了旧的地址值）

2.2 如果一个load操作获取到存储在另一个CPU里的指令列表，那么之道该屏障执行完成，该序列中所有先于barriers的stores操作对于数据依赖屏障之后的任意loads操作都是可见的。

read（或load）memory barriers

3.1 读内存屏障是在数据依赖屏障上加上一个管理。所有在屏障之前的loads操作将先于屏障之后的loads操作发生。

3.2 读内存屏障包含数据依赖屏障，因而其包含数据依赖的功能。

3.3 读内存屏障通常配合写内存屏障使用

General memory barriers

通用的内存屏障确保了所有在屏障之前的LOAD和STORE操作将先于所有位于屏障之后的LOAD和STORE操作发生。

一对隐含变量：

Acquire：

Acquire之后的所有内存操作将发生在Acquire操作之后。

Acquire操作包含lock操作，smp_load_acquire、smp_cond_load_acquire操作。

发生在Acquire操作之前的内存操作可能会在Acquire完成之后发生。

一个Acquire操作应当配合Release操作。

一个给定变量Acquire之后，在其上的所有先于Release的操作将确保已完成。

Release操作：

Release确保所有先于Release的内存操作将先于Release操作发生。

Release操作包含unlock和smp_store_release。

Release操作之后的内存操作可能会先于Release操作发生。

Reference：

https://www.zhihu.com/question/24301047/answer/85844428

https://zhuanlan.zhihu.com/p/45566448

https://github.com/torvalds/linux/blob/master/Documentation/memory-barriers.txt