Author : monokent First written in 2015. A simple way to reduce Quartus compilation tim...
发简信
IP属地：河北
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To reduce FPGA compilation time by using partition tool of Quartus
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利用Quartus的Partition功能减少FPGA编译时间
版权归作者monokent所有，转载请注明出处 此文章选自本人2015年5月邮件内容 一个简单的可有效减少Quartus编译时间的方法。此方法可以：1）大幅度减少编译时间（我...
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如何使用for语句简化system Verilog代码
此文为 "How to use "for" statement to facilitate coding with System Verilog" 中文版版权归作者monok...
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How to use "for" statement to facilitate coding with System Verilog
Author: monokent Example 1 Below is two simple examples. Note the difference between in...
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在Verilog中如何使用signed信号（有符号数）
此文为 "How to use signed variable in System Verilog" 中文版版权归作者monokent所有，转载请注明出处 示例 1 在Ver...
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How to use signed variable in System Verilog
Author: monokent Example 1 In verilog, signed data is in the form of two's complement.I...
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你也许并不太懂Kindle文/直树桑 “写在前面” 昨天在自己刚弄的公众号拾书小记（ID：shishuxiaoji）发了第一篇推文，也就是这篇《你也许并不太懂Kindle》，结果刷爆了朋友圈，一天多...
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前端小白到大神，不可不收藏的网站合集
每位程序员都有自己的学习之道，以道为利器争当江湖一派。然而有些利器为江湖大神必备心经，本文选取了15个从前端小白到大神RSS订阅源中必备精品网站，欢迎各位程序猿补充哦~ li...
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［译］优秀的前端开发者为什么难找（Why is it so hard to find a good front end developer?）原作者： Ilias Ismanalijev 文章来源：Medium 翻译：Joyce Cheng 译文仅供个人学习，不用于任何形式商业目的，转载请注明原作者、文章来源、翻译...
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35岁程序员的独家面试经历创业失败后，在找工作。选择了三家（两家上市公司，一家将上市），都走到了关键的节点。我记录了面试过程中被问到的一些问题，希望对自己将来的面试有帮助，也希望对别人有所启发。 我的...
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PN序列生成代码快速参考
PN序列生成器的基本结构为LFSR(linear feedback shift register)，在通信领域PN序列可作为测试数据源或者扰码生成器使用。基本信息和结构可参考...
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我是如何从零开始进行亲子阅读的（本文又名：《我是老妈，关于如何吸引14月龄左右的熊孩子开始亲子阅读可以问我》） 我是一个习惯忧心的妈妈，我知道家长的忧虑情绪对孩子成长不好，只好拼命学习，通过减少自己对育儿...
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反馈环路并行解调代码调试心得最近在调试一个基于反馈环路的并行解调代码（VHDL in FPGA），主要工作是添加对16QAM的支持（之前只有QPSK）。调试过程颇有些波折，也浪费了不少时间，总结原因于本...
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没有记录，就没有发生
记忆力差和缺乏记录总结，已经成为我前进的一大障碍。及时梳理和反思已做过的工作，不仅是为了not repeat myself，更是为了提升技术感悟的高度和广度。 引用乔布斯的话...
