先看一张Alan Jay Smith《Cache Memory》里的一张插图：A typical cache andTLB design 来源：cache-mem.pdfFi...
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Cache基本原理之：寻址 -
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DDR的多通道(channel)和交织(interleave)
从DDR的访存特性来说，对同一块DDR，两个访存操作之间需要一些时间间隔，这里面包括CL (CAS时延）, tRCD（RAS到CAS时延），tRP（预充电有效周期）等。 为了...
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Systemverilog的一个牛人总结
10#数据类型 合并数组和非合并数组 合并数组：存储方式是连续的，中间没有闲置空间。例如，32bit的寄存器，可以看成是4个8bit的数据，或者也可以看成是1个32bit的数...
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virtual interface连接
virtual interface使用的目的是为了消除绝对路径；避免修改的时候改很多东西。通过uvm_config_db::set 和vm_config_db::get 将i...
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VCS仿真运行命令
仿真命令 仿真命令中加入-cm_name可以将覆盖率数据信息放在独立的文件夹中。 仿真选项里加上-ucli -do xxx/wave.dowave.do wave.tcl
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VCS编译命令
+vcs+lic+wait 等license +v2k 使能verilog2000的标准 -timescale time_unit采用就近原则，例如顶层文件定义timesca...
