IP属地：广东
-
verilog设计（三）状态机
寄存器传输级（RTL）描述的是以时序逻辑抽象得到的有限状态机为依据，故把时序逻辑抽象成同步有限状态机是设计可综合风格的verilog HDL模块...
-
verilog设计（二）抽象层级与数字系统verilog设计--抽象层级：开关级-->门级-->RTL级-->算法级-->系统级 数字系统逻辑电路：组合逻辑+时序逻辑，组合逻辑负责运算，...
-
verilog设计（一）概述verilog设计--基础部分：概述、设计方法流程、语法 各种电路从本质上来讲是为了解决特定的数学问题而存在。目前，通用处理器能解决大部分的问题...