发简信
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vivado中BUFG和BUFGCE使用
来源：https://blog.csdn.net/lv0817/article/details/70214595 1.BUFG,IBUFG的说明...
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FPGA基础之逻辑单元（LE or CLB）的基本结构转载：https://blog.csdn.net/lg2lh/article/details/39083537转载： https://blog....
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ASIC转FPGA
1.目标 将ASIC设计代码做一定转换，变成FPGA的输入，供FPGA原型验证使用。 2.ASIC转FPGA基本原理 ASIC和FPGA的物理结...
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Pseudo Code 伪代码
伪代码（pseudocode）是一种算法描述语言，能够使被描述的算法能够被各种编程语言实现，作用可以参考数学里的公式；伪代码必须可读性好，结构清...
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术语pin、port、pad的区别
要把设计里的net拉到外部进行封装，因为线条的宽度太细，不能承受焊接压力，需要先把net焊接到一个较大的金属块上，这个较大的金属块就是pad，p...
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shell学习笔记四.md
1.字段拼接${} 2.取一个文件的存储路径：dirname；取一个文件名（去后缀）basename 3.退出状态 4.文件描述符 5.stty...
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异步fifo设计中的一些疑惑
自己在看Vijay A.Nebhrajani关于异步fifo结构文章时，存在的两个疑惑，在这里记录一下. 困惑：读写时钟肯定会有快慢关系的存在，...
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同步fifo设计1.同步fifo的功能点 当fifo写满的时候，输出满标志.当fifo读空的时候，输出空标志.写满之后不能继续写，即有满标志，禁止向ram写入数...
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跨时钟域设计1. 基本概念 什么是亚稳态亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也...