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快速DUT验证
sometimes,自己写了块RTL，想快速地输入激励看一下结果；根据UVM的套路一步步的搭建看来是太费劲了；本文就给出了一种简单方法，可以快速...
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聊一聊8B/10B的verilog实现1. 设计思想 1.1 输入输出与功能简述 8B/10B的输入： d8[7:0]：待编码信号； dp_in：链路目前的disparity k_e...
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用C构造网络数据包（可作为SV的激励）
作为一个非SDK开发者，对于舞弄C完成硬件寄存器配置，写各种底层SDK的JOB觉得非常的神奇；对于bit，byte级别的操作，觉得C操作起来好吃...
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聊一聊CRC并行计算CRC简单算法和一种并行计算请参考《CRC原理与快速verilog仿真》LFSR的定义请参考《多项式乘除法的LFSR实现》 1 单一宽度的并行C...
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CRC原理与快速Verilog仿真1 CRC算法 如 POLY=10011；输入DATA=11100110； POLY位宽=5； 将DATA后面添加5-1=4位个0；DATA...
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自动搭建UVM环境--Auto ENV（V1.0）
如何的快速的搭建UVM环境呢，最好是一键式的创建，User只填空式的修改部分文件即可；基于这样的设想，开发了Auto Env的脚本； 1 ENV...
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Python脚本辅助快速verilog例化
verilog coding过程中，经常需要调用其他module，业内俗称“例化”(instance)。根据module的信号列表一行行的敲代码...
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SPI实现（verilog）
帮朋友写了个比较简单的SPI MASTER 电路，现在公布源代码，以便初学者学习之用； 1. 源代码 2.使用方法 使用前需要更改以下CODE：...
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Win10+Questasim UVM验证环境Running很多朋友已经习惯了在工作站跑VCS+UVM验证；本文简单地介绍如何在个人PC（OS：Win10）上利用Questasim/Modelsim运行U...
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