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数字IC
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    从锁存器到触发器

    基本RS锁存器 交叉耦合的或非门构成，R是reset（置0），S是set（置1）,RS不能同时为1。 RS锁存器 由基本RS加了控制电平构成，图...

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    异步FIFO

    FIFO是一种现先进先出的数据缓冲器，特点是没有外部的读写地址。根据满和空信号设计写使能和读使能来写/读FIFO，当FIFO满的时候不可以往里面...

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    "华为"数字IC笔试

    单选 1. 可以出现多个用例测试通过后某个测试点才能覆盖的情况。 A. 正确B. 错误 2. 下边哪些因素不会影响芯片的性能（） A. 工作电压...

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  • VCS

    VCS 即 verilog compile simulator，主要分为两个步骤：compile编译、simulator仿真 编译编译veril...

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    数字IC笔记

    1. 亚稳态 亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。 发生情况 在跨时钟域传输或者异步信号采集时可能发生。 跨时钟域信...

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    TPU1.0理解

    根据论文“数据中心的 TPU 性能分析”初略了解一下TPU实现 In-Datacenter Performance Analysis of a ...

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  • function和task

    任务和函数，可以把一个很大的程序模块分解成许多较小的任务和函数便于理解和调试。在编写Testbench时用的较多，而在写可综合的代码时要少用。 ...

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  • FPGA中Latch问题

    Latch是锁存器的意思。产生原因：一般是if 和case状态不全。时序电路=组合逻辑电路+储存电路；储存电路有两个：锁存器（latch）和触发...

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