240 投稿
ASIC DV
收录了5篇文章 · 3人关注
  • Python脚本辅助快速verilog例化

    verilog coding过程中，经常需要调用其他module，业内俗称“例化”(instance)。根据module的信号列表一行行的敲代码...

    0.1 sarai_c7eb 0 1
  • Resize,w 360,h 240
    GVIM abbr使用方法

    码农同志们如何快速的建立GVIM的模板，在码代码时刻快速的调出模板使用。可以有效的减少重复代码的输入，从而提高效率； 建立一个abbr.vim文...

    0.1 sarai_c7eb 0 1
  • SPI实现（verilog）

    帮朋友写了个比较简单的SPI MASTER 电路，现在公布源代码，以便初学者学习之用； 1. 源代码 2.使用方法 使用前需要更改以下CODE：...

    0.2 sarai_c7eb 1 2
  • Resize,w 360,h 240
    Win10+Questasim UVM验证环境Running

    很多朋友已经习惯了在工作站跑VCS+UVM验证；本文简单地介绍如何在个人PC（OS：Win10）上利用Questasim/Modelsim运行U...

    0.2 sarai_c7eb 0 3

专题公告

ASIC/FPGA design and verification